`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2023/08/26 22:23:03
// Design Name: 
// Module Name: cpu_mem
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module cpu_mem(
    input wire rst,
    input wire[31:0] wdata_i,
    input wire rmem_i,
    input wire[31:0] rmem_data_i,
    output reg[31:0] wdata_o
    
    );
    
    always @(*) begin
        if(rst == 1'b1)
        begin
            wdata_o <= 32'b0;
        end
    	else if(rmem_i==1'b1) begin
    		wdata_o <= rmem_data_i;
    	end else begin
    		wdata_o <= wdata_i;
    	end
    end
    
endmodule
